ECP5™/ECP5-5G™ ファミリの FPGA デバイスは、強化された DSP アーキテクチャ、高速 SERDES (シリアライザー/デシリアライザー)、高速ソースなどの高性能機能を提供するように最適化されています。
経済的な FPGA ファブリックでの同期インターフェイス。この組み合わせは、デバイス アーキテクチャの進歩と 40 nm テクノロジーの使用によって実現され、デバイスは大量、高速、低コストのアプリケーションに適しています。
ECP5/ECP5-5G デバイス ファミリは、84K ロジック エレメントまでのルックアップ テーブル (LUT) 容量をカバーし、最大 365 のユーザー I/O をサポートします。ECP5/ECP5-5G デバイス ファミリは、最大 156 個の 18 x 18 乗算器と幅広いパラレル I/O 規格も提供します。
ECP5/ECP5-5G FPGA ファブリックは、低消費電力と低コストを念頭に置いて高性能が最適化されています。ECP5/ECP5-5G デバイスは、再構成可能な SRAM ロジック テクノロジを利用し、LUT ベースのロジック、分散および組み込みメモリ、フェーズ ロック ループ (PLL)、遅延ロック ループ (DLL)、事前設計されたソース同期などの一般的なビルディング ブロックを提供します。 I/O サポート、強化された sysDSP スライス、および暗号化やデュアルブート機能を含む高度な構成サポート。
ECP5/ECP5-5G デバイス ファミリに実装された事前設計されたソース同期ロジックは、DDR2/3、LPDDR2/3、XGMII、7:1 LVDS などの幅広いインターフェイス規格をサポートしています。
ECP5/ECP5-5G デバイス ファミリは、専用の物理コーディング サブレイヤー (PCS) 機能を備えた高速 SERDES も備えています。高いジッター耐性と低い送信ジッターにより、SERDES と PCS ブロックは、PCI Express、イーサネット (XAUI、GbE、SGMII)、CPRI などの一般的なデータ プロトコルのアレイをサポートするように構成できます。プリカーソルとポストカーソルによる送信ディエンファシスと受信イコライゼーション設定により、SERDES はさまざまな形式のメディアでの送受信に適しています。
ECP5/ECP5-5G デバイスは、デュアルブート機能、ビットストリーム暗号化、TransFR フィールド アップグレード機能など、柔軟で信頼性が高く安全な構成オプションも提供します。ECP5-5G ファミリ デバイスは、ECP5UM デバイスと比較して SERDES にいくつかの機能強化を加えています。これらの機能強化により、SERDES のパフォーマンスが最大 5 Gb/s のデータ レートまで向上します。
ECP5-5G ファミリ デバイスは、ECP5UM デバイスとピン互換です。これらにより、デザインを ECP5UM から ECP5-5G デバイスに移植して、より高いパフォーマンスを得る移行パスが可能になります。