新オリジナル XC18V04VQG44C スポット在庫 FPGA フィールドプログラマブルゲートアレイロジック IC チップ集積回路

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ザイリンクス メモリ – FPGA のコンフィギュレーション Proms

ザイリンクスは、インシステム プログラマブル コンフィギュレーション PROM の XC18V00 シリーズを発表しました (図 1)。この 3.3V ファミリのデバイスには、4 メガビット、2 メガビット、1 メガビット、および 512 キロビット PROM が含まれており、ザイリンクス FPGA コンフィギュレーション ビットストリームを再プログラミングおよび保存するための使いやすくコスト効率の高い方法を提供します。

FPGA がマスター シリアル モードの場合、PROM を駆動するコンフィギュレーション クロックを生成します。CE および OE が有効になった後の短いアクセス時間で、FPGA の DIN ピンに接続されている PROM DATA (D0) ピンでデータが利用可能になります。新しいデータは、各立ち上がりクロック エッジ後の短いアクセス時間で利用可能になります。FPGA は、コンフィギュレーションを完了するために適切な数のクロック パルスを生成します。FPGA がスレーブ シリアル モードの場合、PROM と FPGA は外部クロックによってクロック供給されます。

FPGA がマスター選択 MAP モードの場合、FPGA は PROM を駆動するコンフィギュレーション クロックを生成します。FPGA がスレーブ パラレル モードまたはスレーブ選択 MAP モードの場合、外部発振器は PROM と FPGA を駆動するコンフィギュレーション クロックを生成します。CE と OE が有効になると、PROM の DATA (D0 ～ D7) ピンでデータが利用可能になります。新しいデータは、各立ち上がりクロック エッジ後の短いアクセス時間で利用可能になります。データは、次の CCLK の立ち上がりエッジで FPGA にクロック入力されます。フリーランニング発振器は、Slave Parallel モードまたは Slave Select MAP モードで使用できます。

CEO 出力を使用して次のデバイスの CE 入力を駆動することにより、複数のデバイスをカスケード接続できます。このチェーン内のすべての PROM のクロック入力と DATA 出力は相互接続されています。すべてのデバイスは互換性があり、ファミリーの他のメンバーまたは XC17V00 ワンタイム プログラマブル シリアル PROM ファミリとカスケード接続できます。