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Intel、3Dチップの詳細を明らかに：1,000億個のトランジスタを積層可能、2023年に発売予定

3D スタック チップは、チップ内のロジック コンポーネントをスタックして CPU、GPU、AI プロセッサの密度を劇的に高めることで、ムーアの法則に挑戦するインテルの新しい方向性です。チッププロセスが停止に近づいているため、これがパフォーマンスを向上し続ける唯一の方法である可能性があります。

最近、Intel は、半導体業界カンファレンス Hot Chips 34 で、次期 Meteor Lake、Arrow Lake、Lunar Lake チップ向けの 3D Foveros チップ設計の新しい詳細を発表しました。

最近の噂では、Intel の GPU タイル/チップセットを TSMC 3nm ノードから 5nm ノードに切り替える必要があるため、Intel の Meteor Lake が遅れることが示唆されています。IntelはGPUとして使用する特定のノードに関する情報をまだ共有していないが、同社の代表者は、GPUコンポーネント用に計画されているノードに変更はなく、プロセッサは2023年の予定通りのリリースに向けて順調に進んでいると述べた。

特に今回、IntelはMeteor Lakeチップの構築に使用される4つのコンポーネント(CPU部分)のうちの1つだけを生産し、残りの3つはTSMCが生産することになる。業界関係者は、GPU タイルが TSMC N5 (5nm プロセス) であると指摘しています。

Intelは、Intelの4プロセスノード(7nmプロセス)を使用し、6つの大型コアと2つの小型コアを備えたモバイルプロセッサとして初めて市場に投入されるMeteor Lakeプロセッサの最新イメージを共有した。Meteor Lake チップと Arrow Lake チップはモバイルおよびデスクトップ PC 市場のニーズをカバーし、Lunar Lake は薄型軽量ノートブックに使用され、15W 以下の市場をカバーします。

パッケージングと相互接続の進歩により、最新のプロセッサーの様相は急速に変化しています。どちらも現在、基盤となるプロセス ノード テクノロジと同じくらい重要であり、ある意味ではそれ以上に重要であると言えるでしょう。

月曜日のI​​ntelの開示の多くは、消費者市場向けのMeteor Lake、Arrow Lake、Lunar Lakeプロセッサの基礎として使用される3D Foverosパッケージング技術に焦点を当てていた。このテクノロジーにより、Intel は Foveros 相互接続を備えた統合ベース チップ上に小型チップを垂直にスタックすることができます。Intel は、Ponte Vecchio および Rialto Bridge GPU と Agilex FPGA にも Foveros を使用しているため、同社のいくつかの次世代製品の基盤テクノロジーと見なすことができます。

Intelはこれまでに、自社の少量生産Lakefieldプロセッサで3D Foverosを市場に投入したが、4タイルのMeteor Lakeとほぼ50タイルのPonte Vecchioは、この技術を使って量産される同社の最初のチップとなる。Arrow Lake の後、Intel は新しい UCI インターコネクトに移行し、標準化されたインターフェイスを使用してチップセット エコシステムに参入できるようになります。

Intelは、パッシブなFoveros中間層/ベースタイルの上に4つのMeteor Lakeチップセット(Intel用語では「タイル/タイル」と呼ばれる)を配置することを明らかにした。Meteor Lake のベース タイルは、ある意味 SoC とみなせる Lakefield のベース タイルとは異なります。3D Foveros パッケージング技術は、アクティブな中間層もサポートします。Intelは、Foverosインターポーザー層の製造に低コストかつ低消費電力に最適化された22FFLプロセス（Lakefieldと同じ）を使用していると述べている。Intel は、ファウンドリ サービス向けにこのノードの更新された「Intel 16」バリアントも提供していますが、Intel がどのバージョンの Meteor Lake ベース タイルを使用するかは明らかではありません。

Intel は、この中間層に Intel 4 プロセスを使用して、コンピューティング モジュール、I/O ブロック、SoC ブロック、およびグラフィックス ブロック (GPU) をインストールします。これらのユニットはすべて Intel によって設計され、Intel アーキテクチャを使用していますが、TSMC はそれらの I/O、SoC、および GPU ブロックを OEM します。これは、Intel が CPU と Foveros ブロックのみを生産することを意味します。

業界情報筋によると、I/OダイとSoCはTSMCのN6プロセスで製造され、tGPUはTSMC N5を使用しているとのこと。(Intel が I/O タイルを「I/O Expander」または IOE と呼んでいることは注目に値します)

Foveros のロードマップ上の将来のノードには、25 ミクロンと 18 ミクロンのピッチが含まれます。Intelは、将来的にはハイブリッドボンデッドインターコネクト（HBI）を使用して1ミクロンのバンプ間隔を達成することも理論的には可能だと述べている。